知的好奇心の見地から、是非とも理由を公開して頂きたい独創技術】

http://www.amd.com/epd/processors/4.32bitcont/13.lan4xxfam/22.lansc400/index.html

からElan400のデータシートを探ると、次のような項目がある。

一般に水晶発振器は

という回路で組まれるので、どうやらELANはこのコンデンサとか抵抗を内蔵しているらしい。

>The 32-kHz oscillator circuit is shown in Figure 6; the only external component required for operation is a 32.768-kHz crystal. The inverting amplifier (AMP) is integrated on-chip together with the feedback resistor and the load capacitors.

と記されている通りである。

ところで、アレであるが、http://www.morphyplanning.co.jp/Products/MorphyOne/schematic_ver2_4.pdf に公開されているが

となっている。

ここで2つの疑問点がある。

(1) このC53の15pFのパラのコンデンサは何であろうか?これでは等価回路が

となってしまう気がする。このコンデンサの意味は是非とも知りたいところである。(クロックの微調整?)

2002/11/21追記:

某巨大匿名掲示板の書き込みによれば、判明した様です。
(すんません、引用しようと思ったんですが、全体的に口調がアレなんで省略させて頂きます。すんません>見つけてくれた人)

Ohpa−MLのアドバイスで、

--------------------------------------------------------------
http://morphy-ml.hp.infoseek.co.jp/ohpa/msg03243.html
[ohpa:3243] ELAN 経験者として
<XTAL部>
・このままでは時計精度が出ないと思います。32KXTAL1ピンとクリスタル4ピン間に
 直列に15pFのセラコンを入れた方が良いでしょう。後で調整する必要がありますが。
--------------------------------------------------------------

はい。はっきりと32KXTAL1ピンとクリスタル4ピン間に「直列に」とアドバイスされてますね。

これはまぁ正しくて、精密な発振器を作るとなると

 

っていう様に、水晶に直列にトリマコンデンサを追加した回路はよく見られます。

というわけで、単純に、32KXTAL1ピンとクリスタル4ピン間っていうのを、クリスタルの1−4ピン間 と読み間違えたと思われます。

まぁ等価回路っていうと っていうのもありますから、一概に間違いではなく、

並列に入れてしまった15pFは負荷調整だと思えば、これで動かなくなる、と決め付けられるものでも無いんですが、アドバイス通り直列に入れたほうがいいような気もします。


(2)MC206((Xtal)の2,3番ピンの取り扱い

エプソンデバイスのサイトの資料:

http://www.epsondevice.com/qd/products/suisyo_sindousi/MC-206/pdf/MC_206.pdf

によれば

#2、#3は外部接続しないでください と書いてあるのだが、上記回路図ではGNDに落としてあるように見えるが、やはり開いているピンがクロック近くにあると、オープンにするよりGNDに落として安定化させたい、という所だろうか?
この辺もどの様に考えてそうしたのか知りたいところである。

ちなみに僕はXtalを含んだ回路の設計はしたことがないが、仕様書にNCのピンがあったとしたら、そこはどこにも繋げないのが普通だと思うので、このあたりは上記の様にオープンにしてしまう不安定性を危惧したモノだとすれば大英断かもしれない。

2002/11/21追記

某巨大掲示板への書き込みによりますと

344 名前:昨日のXtal指摘のおせっかい 投稿日:02/11/20 17:21 ID:???
>>338
ちなみに、AMDのリファレンスは、こうなってます。
おもいっきり、XTALの2,3は×してありますね(w

確かに。(笑)。

2002/11/23追記:ここのELANについている、C38,C39のコンデンサですが

The crystal capacitor locations on the evaluation board are not populated and not necessary in a finished design. They were included for testing purposes only.

ということです。(無いのが普通)


2002/11/20追記

クリスタルの引き回し方に改善の余地はないのですか?

某掲示板より画像を頂きました。

32k.png

32.768と表記されているのが、どうやら水晶のようです。右側の上下2ピンはどうやらGNDに落ちているようです。

で、肝心の水晶とCPUの配線ですが、うぅむ。ビアで他層へ引いてますねぇ。まぁ繋がってりゃいいんならいいか。

 

某巨大匿名掲示板によれば、

734 名前:いつでもどこでも名無しさん 投稿日:02/11/19 18:43 ID:???
すいません。ど素人なんで教えて欲しいけど
水晶って、ビア通して、他の層に潜ってから、またビア通して、ICに繋ぐほうがいいんですか?
ぼくなんか素人だから、何も考えず、表層だけで、真っ先にクロックと水晶を最短で繋いちゃうんですが。

736 名前:いつでもどこでも名無しさん 投稿日:02/11/19 18:46 ID:???
>>734
普通そう考えるよね。
X'talも90°回転すると両端子が同じ長さに出来るため
更にいい感じ。

だそうです。ちなみにボクも全く同意です。
(こんな感じ?)

xtal-kai.png

このあたり、「繋がってりゃ動く」ものかもしれないので、絶対ダメってわけじゃありませんが、

「わざわざパターンを長くしてまで内層を通しすのに、どういうメリットがあるのか、技術的にはとても興味があります」

(2002.11.23画像とか追加)
ちなみにCPUボード(8MHzだけど)のリファレンスには、クロックとCPUの繋ぎ方について推奨パターンが乗っているのもあるくらいで、

水晶とCPUの配線のしかたっていうのは、神経を使うべき箇所だというのが私見です。

 このあたり、某巨大匿名掲示板では、


229 名前:いつでもどこでも名無しさん 投稿日:02/11/22 08:16 ID:t7szUFsp
>>215
ガードリングですが、
1)表層において、Xtalのチップの下にはトレースを置かない
2)表層の下の内層をベタGNDにする

っていうだけで、いいんでは?ELANのEVA-BOARDもそんな感じだと思いマスタ。

234 名前:いつでもどこでも名無しさん 投稿日:02/11/22 08:51 ID:???
>>229
X'talのピン、パターンをGNDでグルッと囲むのが鉄則。
 
 
239 名前:229 投稿日:02/11/22 09:43 ID:Gt/K+YOi
>>234
(編注:画像の大きさを変えさせて頂きました)
こうでぷか?
 
 
241 名前:いつでもどこでも名無しさん 投稿日:02/11/22 09:58 ID:???
>>239
ここまで大きなGNDは要らないかもしませんがこんな感じの
パターンて市販品によく見られると思うよ。
取り敢えず低周波だし、パターンも最短で引ける様にもともと
考えられてる石だからこれで十分だと思うよ。

100[MHz]越えると、なかなかうまく動いてくれないけどね。(w
 
244 名前:229 投稿日:02/11/22 10:27 ID:1iY66auf
>>242
だから、
1)表層において、Xtalのチップの下にはトレースを置かない
2)表層の下の内層をベタGNDにする

って言ってるだろが。
ELANのガーバー見てみろ!ガードパターンなんて無いから!

245 名前:229 投稿日:02/11/22 10:29 ID:1iY66auf
>>244
って自分でつっこんどいて、なんだが、
とよぞおの多層基板だって、完全な黒ベタじゃないにしろ、ベタ層が水晶の下にあるんだから
いいんじゃないのぉ?そんな神経使わなくても。100MHZじゃないんだし。

246 名前:いつでもどこでも名無しさん 投稿日:02/11/22 10:30 ID:???
>>245
万が一に備え臆病になることは悪い事では無い。
何も考えないで動いてる事を良しとする奴をエンジニアとは呼ばない。


261 名前:いつでもどこでも名無しさん 投稿日:02/11/22 11:09 ID:???
ちょっとした 心づかいも 技術の内

というのが多数意見のようですが、


263 名前:いつでもどこでも名無しさん 投稿日:02/11/22 11:15 ID:???

経験則である程度の事は言えても、実際に現物を見て測定なり
SIMしてない以上こうだ、言い切るのを避けただけだが。


高周波インピーダンスもそうだが部材とプリプレグの厚さをどう
設定してるかみてないんで正確な事は言えないよ。

基準層が無い基板でインピーダンスの話をするのもどうかと思うけどね
 

ということで、まぁ結論を避けるとしても、そんな感じです

ついでに、クロック周りじゃなくて、クロック下の配線ですが

265 名前:いつでもどこでも名無しさん 投稿日:02/11/22 11:23 ID:???
過去ログのどこかの噂では、クロックの真下を信号層のパターンが数本、斜めに突っ走っているそうです。
ガーバー見れないので、あくまで噂を信じれば、ですが。

8層基板って層と層の間って0.2mmも空いてないんじゃないの?

回路図はかけても、アートワーク書いた事があるやつが一人もいなかった、って事ですね。
(エッチング屋がなんか言うだろ。それでも、普通)


280 名前:いつでもどこでも名無しさん 投稿日:02/11/22 12:24 ID:???
>>265
こうかな。上から4層をPDFから合成。

黒→赤→緑→青(ベタ)

 
あ、よかったですね。噂による、クロックの下の層 ではなく、クロックの下の下の層(GNDでシールドされていない)でした。
なんか思いっきり斜めにナニヤラ走ってますが〜。 これに関しては、流石に即レスついたみたいです。

283 名前:いつでもどこでも名無しさん 投稿日:02/11/22 12:37 ID:???
>>280
見事なまでに、真下を走ってますな
下の信号にクロックが影響するんじゃなく下の信号にクロックが
影響されると言うのが正解な気がする。

バスの動きが少ない時は何でもないけど激しく動き出すとクロックが
異常になり動作不良になったりして。(w
そんな動作不良は原因特定が難しいぞ。
 
っていうのが、まぁ普通の考え方と思われます。
僕も前から思っていたのですが、このガーバーのPDFって、重ね順が番号通りじゃない って事はないんですかね?
 
256 名前:いつでもどこでも名無しさん 投稿日:02/11/22 11:02 ID:???
>>245

部品層(クロックのパターン)
信号線
信号線
VCC
GND
信号線
キーボード信号線
キーボード層

だと思いました。
GNDは部品層の直下ではありません。
(なんのための多層基板だか)

ではなくて、実は、
 
部品層(クロックのパターン)
VCC
信号線
GND
信号線
信号線
キーボード信号線
キーボード層
 
だとか。
 
サーマルランドの件にしろ、この多層基板にしろ、なんせ実物見てないので、なんとも言えません。
僕の勘違いだったらごめんなさい。
(だとしても、そんな誤解されてもしょうがないファイル構成にするほうがアレだと反論したいところですが)
 
あ、ついでのついでですが、ELANの評価ボードのマニュアルには
 
層構成は

と、電源層は、表層のすぐ下の層になっている。また、クリスタルの結線に関しては

Appendix C

Board Layout Suggestions
The following suggestions concern the ElanSC400 microcontroller evaluation
board layout strategy for the 32-kHz oscillator, the PLLs, and the power supplies.
The goal is to minimize noise and noise coupling associated with the way the board
is laid out.
Special care is needed to minimize board leakages which can be fatal
to pins that are
sensitive to leakage currents, such as the two crystal oscillator pins,

(つまり、水晶のピンに関して、極力注意を払いなさい ってこと。)

XTAl1 and XTAL2.

32-kHz Oscillator

Prudent board layout for the 32-kHz oscillator suggests the following precautions:
The crystal capacitor locations on the evaluation board are not populated and
not necessary in a finished design. They were included for testing purposes only.

Route the area around the oscillator by hand.

Keep the two traces, XTAL1 and XTAL2, as short as possible.

(つまり、水晶の配線は、極力短くしなさい ってこと。)

Keep all noisy signals (e.g., PLL filters and other clocking signals) as far away
from XTAL1 and XTAL2 as possible.
XTAL1 is much more sensitive to noise
coupling than XTAL2.

(特に、XTAL1は、とってもノイズにセンシチブ!)
(流石にここは守られていて、MO25において、XTAL1と水晶の配線は最短です!。偉い!)

Minimize parasitic capacitance between XTAL1 and XTAL2; even a few
picofarads can potentially cause the oscillation frequency to be off target.

(XTAL1とXTAL2の間の寄生容量は、数pFでも、周波数の狂いが出るよ)

 

って書いてあるんですがねぇ

(2002.11.24追記:2ch的翻訳(笑))

 
337 名前:いつでもどこでも名無しさん 投稿日:02/11/22 15:53 ID:???
底辺エンジニアの読解力では、

水晶
・評価ボード上で、水晶振動子についているコンデンサは実装されていませんし、
 最終的な製品でも必要ありません。これはテスト目的で付けられているだけ
 です。
・振動子周辺のパターンは手作業で引くこと
・XTAL1とXTAL2の二つのパターン長はできる限り短くすること
・全てのノイズの多い信号(PLLのフィルタや他のクロッキングする信号)
 はXTAL1とXTAL2から極力遠ざけること。XTAL1はXTAL2よりも遙かに
 ノイズに対して敏感である。
・XTAL1とXTAL2の寄生容量を最小にすること。たとえ数pFの容量であっても
 発信周波数を目標周波数からずらしてしまうだけの影響力がある。
PLL
・ループフィルタの信号はチップの1コーナーに近づけてある。ループフィルタ
 の部品もこのコーナーに極力近づけて配置すること
・ループフィルタ周りのパタンを最初に手作業で引くこと。トレス長は極力
 短くし、それぞれのパタン同士の間や、クロックとの間は極力遠ざける
 こと。(訳注:抵抗アレイを使ってフィルタをまとめるなんて論外)
・振動子と同様に、全てのノイズの多い信号からは(たとえ内層であっても)
 極力遠ざけること。

てなところですかね。

相変わらず歯切れの悪い文章に辟易しながら戻る